Mentre l’industria discute se lo scaling a 2 nm sia ancora fattibile, è in corso un cambiamento più critico: anche se potessimo ridurre ulteriormente le dimensioni dei transistor, le prestazioni e l’efficienza non migliorerebbero più automaticamente.In nessun luogo questo è più vero che con la SRAM, una volta il blocco più standardizzato e stabile tra i chip.
Man mano che gli array SRAM diventano più grandi e le linee di bit si estendono, emergono gravi problemi: aumento del ritardo RC, errori di scrittura far-end e maggiore consumo energetico.La SRAM non è più una semplice cella di memoria: è diventata un collo di bottiglia chiave ciò determina se i chip avanzati possono funzionare in modo affidabile.
La vera svolta a 2 nm non è solo la densità più elevata.È la consapevolezza che la SRAM deve evolversi da un problema a livello di dispositivo a un problema a livello di dispositivo sfida progettuale a livello di sistema, risolto combinando innovazioni di processo, circuitali e di layout.
Messaggio fondamentale
Al nodo a 2 nm, la SRAM si ferma seguente ridimensionamento del processo.Entra in un'era di DTCO (Coottimizzazione della tecnologia di progettazione) per superare allo stesso tempo i colli di bottiglia in termini di densità, potenza e larghezza di banda.
SRAM: il blocco di scalabilità più difficile nei processi avanzati
Il ridimensionamento della SRAM ha subito un forte rallentamento, divergendo dal ridimensionamento logico lineare.Il miglioramento continuo ora richiede una profonda co-ottimizzazione tra processo e progettazione.
A 2 nm e oltre, la SRAM non può semplicemente ridursi con il processo deve essere riprogettato da zero.
Inflessione tecnologica: Nanosheet a 2 nm
L’era dei 2 nm porta un cambiamento strutturale nei transistor:
- Transizione: FinFET → Nanofoglio (GAA)
- Rapporto Ion/Ioff più elevato (capacità di lettura/scrittura più potente)
- Perdite inferiori
- Migliore controllo del canale corto
Risultato: ciascuna linea di bit può supportare quasi il doppio delle celle, offrendo un notevole incremento di densità.
Conflitto centrale: guadagni di densità contro degrado del segnale
Una maggiore densità crea nuovi problemi:
- Linee di bit più lunghe → aumento del ritardo RC
- Capacità di scrittura ridotta nelle celle più remote
- Le prestazioni NBL di fascia lontana sono molto più deboli di quelle di fascia vicina
Gli array più grandi non portano puro guadagno: introducono distorsione del segnale e rischi di affidabilità.
Soluzioni: innovazione SRAM a livello di sistema
La moderna SRAM si basa su una suite completa di innovazioni di circuiti e layout per superare i limiti fisici:
1. FE-Assistenza alla scrittura
La guida su due lati e l'accoppiamento metallico ripristinano le prestazioni di scrittura far-end a livelli vicini.
2. Precaricatore FE
Accelera la ricarica della linea di bit per risolvere i colli di bottiglia nella velocità dovuti a linee di bit lunghe.
3. Disposizione compatta
La configurazione a 2 bit-3 righe migliora l'efficienza e la densità dell'array oltre la scalabilità del dispositivo.
4. SRAM a doppia pompa
Consente 1 lettura + 1 scrittura per ciclo, aumentando la larghezza di banda senza penalità di area (rispetto a SRAM 8T).
5. Doppio tracciamento
L'ottimizzazione dinamica del margine di tensione aumenta la frequenza del 6% e riduce la potenza dell'11%.
Risultati finali: densità, efficienza e larghezza di banda migliorati
La SRAM Nanosheet da 2 nm raggiunge parametri rivoluzionari:
- Densità: 38,1 Mb/mm²
- Miglioramento Vmin: >300mV
- Frequenza: 4,2 GHz a 1,05 V
- Efficienza: ~1,19× rispetto alla SRAM da 3 nm
SRAM ora si evolve per soddisfare le esigenze di Architetture AI e HPC.
Implicazioni sul settore
La concorrenza avanzata nel campo dei semiconduttori si è spostata:
- Dalle prestazioni dei transistor → memoria + interconnessione + capacità di progettazione del sistema
- SRAM è diventata la determinante nascosto delle prestazioni e dell’efficienza dei chip AI
Conclusione
Nell'era dei 2 nm, il progresso della SRAM non deriva più dalla riduzione delle dimensioni.Viene da co-ottimizzazione del layout del circuito del dispositivo (DTCO), utilizzando metodi a livello di sistema per superare i limiti fisici.
SRAM non si limita più a seguire processi avanzati: lo è ridefinire il valore dei processi avanzati per l’intelligenza artificiale e il calcolo ad alte prestazioni.